OPDM技術(shù)研究(四)

四、OFDM幀同步的實現(xiàn)和仿真
（一）、分組檢測仿真結(jié)果
在MATLAB仿真環(huán)境下，用延時滑動雙關(guān)算法對幀同步的仿真如圖所示。

上圖為IEEE 802．1la在10dB信噪比情況下前導(dǎo)統(tǒng)計判決Mn的仿真圖形。圖中全部響應(yīng)值都在【0，1】范圍內(nèi)，數(shù)據(jù)分組開始的跳變也非常清晰。當(dāng)接收的信號只有噪聲時，輸出的相關(guān)值e為隨機(jī)變量，研．的值也很低。一旦接收的信號為前導(dǎo)信號時，Cn的值就是相同短訓(xùn)練符號的相關(guān)系數(shù)，Mn的值迅速跳變?yōu)樽畲笾怠７�號定時(精確幀同步)是指求單個OFDM符號開始和結(jié)束的精確時刻。符號定時的結(jié)果將決定DFT的窗口，也就是用于計算每一個接收OFDM符號的一組樣值：DFT的結(jié)果用于符號子載波的檢波。WLAN接收機(jī)檢測到接收信號前導(dǎo)時，符號定時算法將該估計精確到量化的等級。該精確是通過計算接收信號Rn和以互參考系數(shù)實現(xiàn)。具體是同過短訓(xùn)練符號的結(jié)束點(diǎn)和起始點(diǎn)找到精確的符號同步。

用MATLAB對符號定時仿真如下圖所示。

(二)、幀同步算法
幀同步檢測算法是OFDM接收端的第一個同步算法，剩下的同步過程都依賴于同步檢測算法完成的好壞。幀檢測可以描述為二進(jìn)制的假設(shè)檢驗，用事件H0表示沒有檢測到幀的到來，用事件H1表示檢測到幀的到來。一般情況下設(shè)定一個閥值T，當(dāng)判決變量.超過T時，認(rèn)為時間H1發(fā)生，否則H0發(fā)生。
     H0：M<T，沒有幀到來
     H1：M>T，幀到來
根據(jù)假設(shè)檢驗的只是可知，檢測算法的性能可以總結(jié)為兩個概率：檢測概率Pd和虛警概率Pa，幀檢測算法需要在兩者之間取得平衡。綜合考慮網(wǎng)絡(luò)負(fù)載，時延等因素，允許有稍高一點(diǎn)的虛警概率Pa以保證得到較好性能的檢測概率Pd。
在數(shù)據(jù)連續(xù)傳輸?shù)哪Ｊ降耐ㄐ畔到y(tǒng)中有充裕的時間來完成定時同步，而在突發(fā)傳輸?shù)哪Ｊ街校�只能在幀頭的范圍完成定時同步，即要求快速同步。
(三)、FPGA簡介
FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
1、背景
目前以硬件描述語言（Verilog 或 VHDL）所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測試，是現(xiàn)代 IC 設(shè)計驗證的技術(shù)主流。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。
系統(tǒng)設(shè)計師可以根據(jù)需要通過可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個芯片里。一個出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計者而改變，所以FPGA可以完成所需要的邏輯功能。
FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。廠商也可能會提供便宜的但是編輯能力差的FPGA。因為這些芯片有比較差的可編輯能力，所以這些設(shè)計的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于ASIC的芯片上。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。
2、 CPLD與FPGA的關(guān)系
早在1980年代中期，F(xiàn)PGA已經(jīng)在PLD設(shè)備中扎根。CPLD和FPGA包括了一些相對大數(shù)量的可編輯邏輯單元。CPLD邏輯門的密度在幾千到幾萬個邏輯單元之間，而FPGA通常是在幾萬到幾百萬。
CPLD和FPGA的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。CPLD是一個有點(diǎn)限制性的結(jié)構(gòu)。這個結(jié)構(gòu)由一個或者多個可編輯的結(jié)果之和的邏輯組列和一些相對少量的鎖定的寄存器。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計的延遲時間和邏輯單元對連接單元高比率的優(yōu)點(diǎn)。而FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。
CPLD和FPGA另外一個區(qū)別是大多數(shù)的FPGA含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置的記憶體。一個因此有關(guān)的重要區(qū)別是很多新的FPGA支持完全的或者部分的系統(tǒng)內(nèi)重新配置。允許他們的設(shè)計隨著系統(tǒng)升級或者動態(tài)重新配置而改變。一些FPGA可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運(yùn)行。
（四）、幀檢測的設(shè)計思路
IEEE 802．11a接收機(jī)的幀同步包括分組檢測和符號定時。其中分組檢測是在接收的數(shù)據(jù)分組的前導(dǎo)中找到起始的近似計算。這是所需要的第一個步驟。剩下的同步過程都依賴于分組檢測的優(yōu)劣。一般情況分組檢測可描述為二迸制的假設(shè)檢測，包括兩個互補(bǔ)的有用參數(shù)，一個是空假設(shè)H1，一個是二選一的假設(shè)H0。在分組檢測中，檢測如下：

H。：沒有出現(xiàn)分組
                               H1：出現(xiàn)分組
在實際檢測中，看決定變量M0是否超出預(yù)定的閘值Th。分組檢測的情況如下：
  H。：Mn<Th沒有出現(xiàn)分組
                               H1：Mn>=Th出現(xiàn)分組
OFDM系統(tǒng)的分組檢測(幀粗同步)是利用前導(dǎo)中短訓(xùn)練符號的周期性進(jìn)行滑動延時雙關(guān)計算。具體的算法如下圖所示。

圖中有兩個滑動窗口C和P，窗口C為接收信號和接收信號延時的相關(guān)系數(shù)，窗口P計算了互相關(guān)系數(shù)窗口期間接收信號的能量。此窗口的值用于判決統(tǒng)計的歸一化，因此它和接收功率的絕對值是獨(dú)立的。

五、總結(jié)
OFDM技術(shù)是繼CDMA技術(shù)之后非常適合高速率傳輸?shù)募夹g(shù)，有望成為下一代通信系統(tǒng)的關(guān)鍵技術(shù)，在WLAN方面的應(yīng)用也是目前通信領(lǐng)域中研究的一個熱點(diǎn)。研究此方向是非常具有實用價值的。
同步對于任何通信系統(tǒng)來說都是根本任務(wù)。沒有精確的同步算法就不能對傳送的數(shù)據(jù)進(jìn)行可靠的接受。論文參考了大量的相關(guān)文獻(xiàn)，對OFDM的系統(tǒng)中的符號同步和頻率同步算法做了深入的研究。

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