關于EDA、VHDL的體系研究(三)

2.2.2 VHDL語言特點

應用VHDL進行系統(tǒng)設計，有以下幾方面的特點。

（一）功能強大

VHDL具有功能強大的語言結構。它可以用明確的代碼描述復雜的控制邏輯設計。并且具有多層次的設計描述功能，支持設計庫和可重復使用的元件生成。VHDL是一種設計、仿真和綜合的標準硬件描述語言。

（二）可移植性

VHDL語言是一個標準語言，其設計描述可以為不同的EDA工具支持。它可以從一個仿真工具移植到另一個仿真工具，從一個綜合工具移植到另一個綜合工具，從一個工作平臺移植到另一個工作平臺。此外，通過更換庫再重新綜合很容易移植為ASIC設計。

（三）獨立性

VHDL的硬件描述與具體的工藝技術和硬件結構無關。設計者可以不懂硬件的結構，也不必管最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計。程序設計的硬件目標器件有廣闊的選擇范圍，可以是各系列的CPLD、FPGA及各種門陣列器件。

（四）可操作性

由于VHDL具有類屬描述語句和子程序調用等功能，對于已完成的設計，在不改變源程序的條件下，只需改變端口類屬參量或函數(shù)，就能輕易地改變設計的規(guī)模和結構。

（五）靈活性

VHDL最初是作為一種仿真標準格式出現(xiàn)的，有著豐富的仿真語句和庫函數(shù)。使其在任何大系統(tǒng)的設計中，隨時可對設計進行仿真模擬。所以，即使在遠離門級的高層次（即使設計尚未完成時），設計者就能夠對整個工程設計的結構和功能的可行性進行查驗，并做出決策。

3  設計規(guī)劃過程

3.1 加法器與乘法器的原理

3.1.1四位二進制加法器的組成原理

加法器是運算電路的核心。計算機中實現(xiàn)減法、乘法和除法都要最終轉化成加法來運算。

     本實驗才沒有用VHDL語言中的加法運算符。而是用基本門電路來實現(xiàn)的。一方面可以提高運算速度，另一方面可以使我們加深對數(shù)字電路的認識。圖3.1所示是四位二進制加法器的原理框圖。

圖3.1 加法器系統(tǒng)框圖

3.1.2 四位二進制乘法器的組成原理

本實驗學習VHDL中乘法的使用。在VHDL語言中，一般有c(7 downto 0)=a(3 downto 0)*b(3 downto 0)。所以4位二進制數(shù)的乘積是8位二進制數(shù)，為了更符合習慣，我們把結果轉化成了十進制。所以結果范圍是0—225，即0—15*15。

本實驗采用的三位數(shù)在數(shù)碼管上顯示的方法是：分別確定百位、十位和個位。送數(shù)碼管動態(tài)顯示。采用與各個數(shù)逐一比較的方法確定。如百位的確定可以將結果與200和100比較，若比200大則百位為2，在100到200之間則百位為1，小于100則百位為0，不顯示。十位的確定可以將結果去掉百位，然后與10，20，….90比較而得。

本文設計的四位二進制乘法器系統(tǒng)框圖如圖3.2所示。

                      

圖3.2 乘法器系統(tǒng)框圖

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