關于EDA、VHDL的體系研究(二)

1.2 設計的基本內容

本文是設計的一個四位二進制加法器和四位二進制乘法器。四位二進制加法器使用門電路構成，用VHDL語言對其實現。乘法器使用VHDL語言里的乘法運算符實現，使用數碼管動態顯示一個三位數結果。然后用VHDL語言編寫相應的程序，在計算機上實現，最后進行了加法器和乘法器的仿真分析。

2  EDA、VHDL簡介

2.1 EDA簡介

EDA是電子設計自動化（Electronic Design Automation）縮寫，是90年代初從CAD（計算機輔助設計）、CAM（計算機輔助制造）、CAT（計算機輔助測試）和CAE（計算機輔助工程）的概念發展而來的。EDA技術是以計算機為工具，根據硬件描述語言HDL（ Hardware Description language）完成的設計文件，自動地完成邏輯編譯、化簡、分割、綜合及優化、布局布線、仿真以及對于特定目標芯片的適配編譯和編程下載等工作。典型的EDA工具中必須包含兩個特殊的軟件包，即綜合器和適配器。綜合器的功能就是將設計者在EDA平臺上完成的針對某個系統項目的HDL、原理圖或狀態圖形描述，針對給定的硬件系統組件，進行編譯、優化、轉換和綜合，最終獲得我們欲實現功能的描述文件。綜合器在工作前，必須給定所要實現的硬件結構參數，它的功能就是將軟件描述與給定的硬件結構用一定的方式聯系起來。也就是說，綜合器是軟件描述與硬件實現的一座橋梁。綜合過程就是將電路的高級語言描述轉換低級的、可與目標器件FPGA/CPLD相映射的網表文件。

　　適配器的功能是將由綜合器產生的王表文件配置與指定的目標器件中，產生最終的下載文件，如JED文件。適配所選定的目標器件（FPGA/CPLD芯片）必須屬于在綜合器中已指定的目標器件系列。

　　硬件描述語言HDL是相對于一般的計算機軟件語言，如：C、PASCAL而言的。HDL語言使用與設計硬件電子系統的計算機語言，它能描述電子系統的邏輯功能、電路結構和連接方式。設計者可利用HDL程序來描述所希望的電路系統，規定器件結構特征和電路的行為方式；然后利用綜合器和適配器將此程序編程能控制FPGA和CPLD內部結構，并實現相應邏輯功能的的門級或更底層的結構網表文件或下載文件。目前，就FPGA/CPLD開發來說，比較常用和流行的HDL主要有ABEL-HDL、AHDL和VHDL。

2.2 硬件描述語言——VHDL

2.2.1 VHDL簡介

  VHDL語言是一種用于電路設計的高級語言。它在80年代的后期出現。最初是由美國國防部開發出來供美軍用來提高設計的可靠性和縮減開發周期的一種使用范圍較小的設計語言 。但是，由于它在一定程度上滿足了當時的設計需求，于是他在1987年成為A I/IEEE的標準（IEEE STD 1076-1987）。1993年更進一步修訂，變得更加完備，成為A I/IEEE的A I/IEEE STD 1076-1993標準。目前，大多數的CAD廠商出品的EDA軟件都兼容了這種標準。 VHDL的英文全寫是：VHSIC（Very High eed Integrated Circuit）Hardware Descriptiong Language.翻譯成中文就是超高速集成電路硬件描述語言。因此它的應用主要是應用在數字電路的設計中。目前，它在中國的應用多數是用在FPGA/CPLD/EPLD的設計中。當然在一些實力較為雄厚的單位，它也被用來設計ASIC。 VHDL主要用于描述數字系統的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統）分成外部（或稱可是部分,及端口)和內部（或稱不可視部分），既涉及實體的內部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內部開發完成后，其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是VHDL系統設計的基本點。VHDL比其它硬件描述語言相比有以下優點：         

（1）與其他的硬件描述語言相比，VHDL具有更強的行為描述能力，從而決定了他成為系統設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規模電子系統的重要保證。

（2）VHDL豐富的仿真語句和庫函數，使得在任何大系統的設計早期就能查驗設計系統的功能可行性，隨時可對設計進行仿真模擬。

（3）VHDL語句的行為描述能力和程序結構決定了他具有支持大規模設計的分解和已有設計的再利用功能。符合市場需求的大規模系統高效，

高速的完成必須有多人甚至多個代發組共同并行工作才能實現。（4）對于用VHDL完成的一個確定的設計，可以利用EDA工具進行邏輯綜合和優化，并自動的把VHDL描述設計轉變成門級網表。

（5）VHDL對設計的描述具有相對獨立性，設計者可以不懂硬件的結構，也不必管理最終設計實現的目標器件是什么，而進行獨立的設計。