QPSK調(diào)制器的CPLD實現(xiàn)——程序設(shè)計

通信工程論文編號:TX376  論文字?jǐn)?shù):5973,頁數(shù):30

目錄

摘要 I
ABSTRACT II
第1章 引言 1
 1.1 背景 1
 1.2 研究內(nèi)容 1
第2章 系統(tǒng)總體設(shè)計 3
 2.1 QPSK調(diào)制的原理 3
 2.1.1 QPSK調(diào)制的基本原理 3
 2.1.2 QPSK調(diào)制器原理圖 3
 2.2 總體設(shè)計 3
第3章 軟件設(shè)計及仿真 5
 3.1 基帶信號產(chǎn)生模塊 5
 3.1.1 基帶信號產(chǎn)生設(shè)計 5
 3.1.2 基帶信號產(chǎn)生程序設(shè)計 5
 3.2 QPSK調(diào)制器模塊 8
 3.2.1 QPSK調(diào)制器設(shè)計的原理 8
 3.2.2 QPSK調(diào)制器的程序?qū)崿F(xiàn) 10
第4章 系統(tǒng)測試 14
 4.1 時鐘信號和基帶信號測試 14
 4.2 調(diào)制模塊測試 16
 4.3 D/A模塊測試 16
第5章 結(jié)束語 18
致謝 19
參考文獻(xiàn) 20
附錄1 源代碼 21
附錄2 系統(tǒng)原理圖 27

摘要

 現(xiàn)代通信系統(tǒng)要求系統(tǒng)功能更強(qiáng), 體積更小, 速度更快, 功耗更低, 抗干擾性更強(qiáng)。多進(jìn)制數(shù)字通信技術(shù)與現(xiàn)代電子設(shè)計方法的結(jié)合使得通信系統(tǒng)的性能得到了迅速的發(fā)展,大規(guī)模可編程器件CPLD/FPGA 集成度、功能和速度不斷提高正好滿足現(xiàn)代通信系統(tǒng)的要求。
 本論文介紹了數(shù)字通信中的QPSK調(diào)制原理，利用CPLD芯片進(jìn)行QPSK調(diào)制器設(shè)計。將在MAX+plusⅡ環(huán)境下用VHDL語言編寫程序，并進(jìn)行模擬仿真得出波形圖并和用示波器對電路板調(diào)試所得到的波形進(jìn)行比較，驗證本設(shè)計的正確性。本設(shè)計所研究的內(nèi)容對通信原理實驗的擴(kuò)展非常有意義，具有較高的實用價值。

關(guān)鍵詞：CPLD，MAX+plus II，VHDL，QPSK

ABSTRACT

 The requirements of modern communication systems is smaller, faster, lower power, more powerful and less interference. The combination of the M-ary digital communications technology and design of modern electronic communication systems stimulate the rapid development of the performance of the communication system. The increasing development of the large-scale programmable devices CPLD / FPGA integration, functionality and speed just to meet the requirements of modern communication systems.
 This paper describes the QPSK digital communications modulation principle, design QPSK modulation by using the CPLD chip. In the MAX + plus Ⅱ environment programming using VHDL language and simulated to obtained waveforms and used oscilloscopes and debugging of the circuit board to compare the waveform to verify the correctness of the design. The design study the principle experiment on the expansion of communication that is very meaningful and has high practical value.

 Keywords: CPLD, MAX+plus II，VHDL，QPSK