FPGA的RS碼編碼電路設計

論文編號:DZXX380 論文字數:12582,頁數:35

摘要

 隨著越來越多的系統采用數字技術來實現，糾錯編碼技術也得到了越來越廣泛的應用。無線通信中的信道誤碼，會導致傳輸質量的下降，影響正常的通信。要控制信道誤碼率，有兩個辦法：一個是用加大發射功率來提高信道的信噪比(SNR)，另一方法就是可以通過糾錯編碼的方法來解決。
 本文描述了數字通信系統中如何進行RS碼編碼的方案。該方案采用Max+plusII軟件仿真實現了RS編碼器功能,它不僅原理清晰，而且可以直觀的表述編碼效果。結果表明:應用Max+plusII軟件模擬實現的[7，3，5]RS碼編碼器符合編碼算法，達到編碼的目的。
 本系統的開發工具是 Max+plusII。 通過Max+plusII模塊設計和VHDL 編程，借用Max+plusII強大的邏輯仿真功能，把欲達到的目標和效果直觀的表達了出來。
 
關鍵詞：RS碼，FPGA，編碼器，VHDL，Max+plusII設計

ABSTRACT

 With more and more systems are realized through digital technology,error-correction coding is also wided used. The channel mistake yard in wireless communication, can cause to transmit quality drop .the communication  with normal influence. To control channel accidentally yard rate, there are two methods: One is to use to increase the signal-to-noise ratio that projects power to raise channel, another method is to be able to solve through the method of the coding of error correction.
 This paper has described how to  realize RS encoder in digital communication system. This scheme application Max+plusII software emulation have realized RS encoder function, it not only has distinct principle , and can be visual to describe coding effect. Show as a result: Apply Max+plusII [7，3，5]RS of software simulated realization yard encoder accord with coding algorithm, reach the purpose of the coding .
 The development tool of this system is Max+plusII. Through Max+plusII modular and VHDL programming, borrow Max+plusII the logic with powerful  emulation function, want the effect and goal that reaches visual have expressed come out.

Keywords：RS code, FPGA, encoder, VHDL, Max+plusII design.

目錄

摘要 I
Abstract II
第1章 緒論 1
1.1 課題背景 1
1.1.1 歷史及發展狀況 1
1.1.2 應用現狀 1
1.2 課題設計系統研究 2
第2章 開發環境及語言介紹 4
2.1 Max+plusII及VHDL語言簡介 4
2.2 FPGA簡介及設計方法概述 6
2.3 本章小結 9
第3章 RS碼編碼的基本原理 10
3.1 RS碼定義 10
3.2 RS碼的糾錯能力 10
3.3 循環碼的基本概念 10
3.3.1 循環碼的定義 10
3.3.2 生成多項式及系統循環碼 10
3.4 RS碼的編碼原理 11
3.4.1 RS碼簡介 11
3.4.2 RS碼的時域編碼 11
3.5 本章小結 15
第4章 RS碼編碼電路設計 16
4.1 整體設計思路 16
4.2 頂層電路圖 16
4.3 輸入信息元控制部分 17
4.3.1 具體電路邏輯設計 17
4.3.2 輸入信息元控制部分控制信號VHDL實現 18
4.4 并串轉換部分 19
4.4.1 具體電路邏輯設計 19
4.4.2 并串轉換電路時序輸出 21
4.4.3 并串轉換電路控制信號VHDL實現 22
4.5 本章小結 23
第5章 系統在Max+plusII中的仿真結果 24
5.1 RS編碼電路編輯與時序輸出 24
5.2 數據驗證 24
5.3 本章小結 25
第6章 結論 26
6.1 設計存在的優缺點 26
6.2體會與心得 26
致謝 28
參考文獻 29
附錄一 源代碼 30